記事 ID: 000079638 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

インテル® Quartus® II ソフトウェア・バージョン 9.0 のリリース以来、DDR3 書き込み平準化遅延チェーンのStratix III デバイスのタイミング・モデルは更新されていますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細
はい。Quartus®® II ソフトウェア・バージョン 9.0 がリリースされて以来、ライト・レベリング・ディレイ・チェーンのタイミング・モデルは、Stratix® III デバイス用に更新されています。これらの遅延チェーンは、Quartus® II ソフトウェアのバージョン 9.0 以前で正しくモデリングされていませんでした Quartus® II ソフトウェア・バージョン 9.0 SP1 のデバイス・タイミング・モデルと DDR3 SDRAM ハイパフォーマンス・コントローラー MegaCore IPがこの問題を解決するために更新されました。このアップデートにより、平準化を伴う DDR3 DIMM インターフェイスまたは DDR3 コンポーネント・インターフェイス (アドレス / コマンド信号用デイジーチェーン・トポロジー) を実装するデザインにおけるハードウェア機能障害の可能性がなくなります。
 
この問題は、DDR3 SDRAM ハイパフォーマンス・コントローラー MegaCore または ALTMEMPHY メガファンクションを使用して、レベル対応 DDR3 インターフェイスを実装するすべてのStratix III デザインに影響します。デザインに平準化を伴う DDR3 インターフェイスが実装されている場合は、次の手順に従って問題を解決します。
 

Figure 1

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