記事 ID: 000079629 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Cyclone V SoC または Arria V SoC デザインが起動時にハングアップする、または SDRAM キャリブレーションに失敗するのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    問題が原因で、Cyclone® V SoC およびArria® V SoC デバイスでは、クロックセレクト (CSEL) ピンを 01、10、または 11 の値に設定した場合、コンフィグレーションに次の問題が生じる可能性があります。

    1. HPS は BootROM ステージ中にハングアップし、Preloader ステージに進むことができませんでした。
    2. プリロード・プロセス中に HPS SDRAM キャリブレーションに失敗します。
    解決方法

    Quartus® II ソフトウェア / SoC EDS バージョン 13.1 および 14.0 のパッチがこの問題を回避するために利用可能です。以下の手順に従ってください。

    1. 以下の該当するリンクからパッチをダウンロードしてインストールします。

    • CSEL ピン [1:0] を接続して、ボード上の CSEL=00 をプルダウンしてグラウンド抵抗 (4.7 分、10m、10 nm)に接続します。この CSEL モードでは、BootROM は PLL コンフィグレーションを実行しません。PLL はパワーアップ時またはコールドリセット時にバイパス状態になります。

     

    • Preloader イメージを再生成する
    1. エンベデッド・コマンド・シェルの起動
      • Windows システムでバッチファイル\embedded\Embedded_Command_Shell.bat を実行します。
      • Linux システムでは、シェルスクリプト\embedded\embedded_command_shell.sh を実行します。
    2. コマンドシェルでは、ディレクトリーを / ソフトウェア / spl_bsp に変更します。
    3. type make clean-all
      • 注: このコマンドは、Preloader バイナリーイメージと、すべての Preloader ソースファイルを含む uboot-socfpga フォルダを削除します。以前にこのフォルダーにファイルを変更または追加したことがある場合は、このパッチを使用した後で、これらのファイルをバックアップして再適用する必要があります。
    4. タイプ make
      • 注: Preloader を再度作成して、この問題の修正を含む SoC EDS インストール・ディレクトリーから Preloader ソースファイルを抽出します。

    関連製品

    本記事の適用対象: 7 製品

    Cyclone® V FPGA & SoC FPGA
    Arria® V FPGA & SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Arria® V ST SoC FPGA

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