記事 ID: 000079609 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V クロック・ネットワークが正しくありません

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Quartus® II ソフトウェアがタイミングを正しくモデリングしない 両方の場合、Stratix V ES デバイスにおけるクロック・ネットワークのパフォーマンス クロック信号のエッジが使用されます。Stratix V エンジニアリングに影響 サンプルデバイス。

    解決方法

    該当するクロック周波数については、Stratix V データシートを参照してください。 この場合は制限があります。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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