Arria V またはCyclone V PCI Express コアが x2 または x1 コンフィグレーションへのダウントレーニングに失敗するのはなぜですか?

PCI Express® IP コアのArria® V およびCyclone® V ハード IP は、x4 または x8 コンフィグレーションから x1 または x2 にダウントレーニングされません。

回避策は、レーン数を設定する altpcie_av_hip_128_bit_atom.v の Verilog HDL コードを修正することです。この修正は 、>\ip\altera\altera_pcie\altera_pcie_av_hip_ast quartus12.0_install_path<Quartus® II インストール・ディレクトリーにあるファイルに対して行う必要があります。 MegaWizard™ または Qsys ツールが原因でプロジェクトフォルダー内にこのファイルのコピーが削除され、PCIe バリアントが再生成されていることを確認してください。

この不正なコードを置き換えます。

ワイヤー rxstatus_err;

assign rxstatus_err = (pld8grx彼us0[2] | pld8grxus1[2] pld8grx|us2[2] | pld8grxsus3[2] | pld8grx|us4[2] pld8grx|us5[2] | pld8grx6[2] pld8grxs|7[2]);

assign rxstatus_err = pld8grx uuidus0[2];

この修正バージョンの場合:

ワイヤー rxstatus_err rxstatus_err_x1、rxstatus_err_x4、rxstatus_err_x8;

rxstatus_err_x8 = (pld8grxus0[2] | pld8grx|1[2] pld8grx同値us2[2] | pld8grx同値us3[2] | pld8grx彼us4[2] | pld8grxus5[2] | pld8grx彼方us6[2] | pld8grx7[2]);

rxstatus_err_x4 = (pld8grx|us0[2] pld8grx|1[2] pld8grx|2[2] pld8grx||rxstatus_err_x4

assign rxstatus_err_x1 = pld8grx彼us0[2] ;

rxstatus_err = (lane_act==4\'b1000)?rxstatus_err_x8:(lane_act==4\'b0100)?rxstatus_err_x4:rxstatus_err_x1;

この問題は、PCI Express* IP コア向けArria V および Cyclone V ハード IP の今後のバージョンで修正される予定です。