記事 ID: 000079554 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Stratix V QDRII/ SDRAM コントローラーのフルレートでのタイミング・クロージャーに問題がありますか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 はい。Stratix® V QDRII/ をフルレートで使用すると、すぐに使えるタイミング違反が発生する場合があります。この問題は、今後の Quartus® II ソフトウェアおよび IP バージョンで修正される予定です。
    解決方法

    この問題を回避するには、SDC ファイルで次の行を参照します。

    場合 {} {

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.200

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.100

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.160

    }

    次に変更します。

    場合 {} {

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.400

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.150

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.225

     

    set_clock_uncertainty -to [get_clocks _*] -add -setup 0.200

    }

    関連製品

    本記事の適用対象: 4 製品

    Stratix® V GX FPGA
    Stratix® V E FPGA
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    Stratix® V GS FPGA

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