記事 ID: 000079550 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

デュアルクロックのファーストイン・ファーストアウト (FIFO) メガファンクションのエラー信号と rdempty 信号が同時に主張されるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 Alteraで aclr を使用する場合® デュアルクロック FIFO メガファンクションでは、ライトクロックの立ち上がりエッジで aclr の立ち下がりエッジが発生しないようにする必要があります。この状態が発生すると、いずれかのカウンター (読み取りまたは書き込み) が発生する可能性がありますが、もう 1 つのカウンターでは移行されません。これにより、FIFO にいくつの単語があるかについて読み取り側と書き込み側が混乱します。例えば、aclr ラインにスキューがある場合、1 つのカウンターでもう一方のカウンターよりも長い aclr が表示されます。

FIFO にアクセスする前に、反転 ACL が DFF のプリセットポートに接続され、反転 wrclk が DFF クロックに接続されている D フリップフロップ (DFF) を追加することで、FIFO にアクセスする前に約半分のサイクルを遅延させることができます。次に、DFF の出力を FIFO の aclr として使用できます。これにより、書き込みクロックの立ち上がりエッジで aclr の立ち下がりエッジが発生することはありません。この回避策のもう 1 つの方法は、aclr がアクティブな状態で wrreq を低く設定して、どちらのカウンターも移行を保証することです。

アンダーフロー・チェックをオンにすると、読み取り側を気にする必要はありません。FIFO は、aclr がアサーティブされると取り消され、すべての読み込み要求が無視されます。これは rdreq を低く抑えているのと同様です。

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