記事 ID: 000079528 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Cyclone V デバイスを対象としたデザインの特定のパスでタイミングエラーが発生する可能性

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は DDR2、DDR3、および LPDDR2 製品に影響します。

    Cyclone V デバイスをターゲットとする外部メモリー・インターフェイスは、次の場合があります。 次のノードから次のノードへのパスにタイミングエラーが発生する FPGAコア:

    *if0|p0|umemphy|uio_pads|dq_ddio[*].ubidir_dq_dqs|altdq_dqs2_inst|input_path_gen[*].read_fifo~OUTPUT_DFF_*

    解決方法

    この問題の回避策は次のとおりです。

    • タイミングを満たすためにコアノードの配置を制限する 要件。
    • 複数のシードと追加の合成を使用して IP をコンパイルする およびフィッター最適化が有効になっています。

    この問題は今後修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    Cyclone® V FPGA & SoC FPGA

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