詳細
これは、2 つのモジュール間のレディー・ラティレンシーの違いに関係しています。 ビデオ IP (VIP) スイート Megacores®はレディー・ラレンシー = 1 を持っています。 SC FIFO のデフォルトの ReadyLatency = 0。 Qsys は、システムの生成時にエラーを発生させ、この非互換性をフラグします。 Quartus® II ソフトウェア・バージョン 13.0 Qsys 以降では、多くの互換性に対応するためにアダプターが自動的に挿入されますが、VIP スイートの場合、これらのアダプターは意図して挿入されません。
解決方法
SC FIFO の ReadyLatency は、VIP スイートの対応する「1」に変更する必要があります。 Quartus® II ソフトウェア・ライブラリーにある altera_avalon_sc_fifo_hw.tcl ファイルを編集する必要があります。 このファイルへのパスは、//ip/altera/sopc_builder_ip/altera_avalon_sc_fifo/です。 この altera_avalon_sc_fifo_hw.tcl ファイルでは、適切な「readyLatency」値を「1」に変更します。 デザインによっては、Avalon-ST シンク・インターフェイス、ソース・インターフェイス、almost_full/almost_empty・インターフェイスの readyLatency の変更が含まれる場合があります。