記事 ID: 000079474 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Quartus® II ソフトウェア・バージョン 11.0SP1 で RLDRAMII UniPHY ベースの IP によって生成されるタイミング制約に既知の問題がありますか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。RLDRAMII UniPHY ベースの IP が Quartus® II ソフトウェア 11.0SP1 のボード・スキュー・パラメーターをどのように解釈するかに問題があります。{core_name}_p0_timing.tcl ファイルにボード・スキュー・パラメーターが正しく入力されていません。

 

たとえば、「Address/Command and CK の平均遅延差」に 20ps を入力すると、_p0_timing.tcl スクリプトは適切に次の制約を制約します。

 

セットボード (addresscmd_CK_skew) [expr { 20 / 1000.0 }]

 

ただし、「Address/Command bus 内の最大スキュー」に 20ps を入力すると、

{core_name}_p0_timing.tcl は、次の不正な制約を入れます。

 

set board(intra_addr_ctrl_skew) [expr { 0.02 / 1000.0 }]

 

この制約は、パラメーターのスキューが 20ps ではなく 0.02ps であることを意味します。

 

この問題を回避するには、手動で変更し、制約を次に変更してください。

 

set board(intra_addr_ctrl_skew) [expr { 20 / 1000.0 }]

 

この問題は、インテル® Quartus® II ソフトウェアと IP の今後のバージョンで修正される予定です。

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インテル® プログラマブル・デバイス

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