記事 ID: 000079472 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/08/28

PCI Express 向け PHY IP コアを使用して Gen1 と Gen3 を切り替える際、Cadence NCSim シミュレーションで信号検出に失敗する原因は何ですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • シミュレーション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Stratix® V デバイスファミリーを対象とした Cadence NCSim を使用して PCI Express の PHY IP コアをシミュレーションする場合、PCIe* リンクは Gen1 と Gen3 を複数回切り替えた際にレシーバーを検出できません。 失敗した場合、 pipe_rxvalid は高くならず、信号検出も失敗します。

    この問題は、暗号化されたシミュレーション・ファイルの問題が原因で発生しています。

    解決方法

    問題を解決するため。以下の手順に従ってください。

    1. 以下の固定暗号化されたシミュレーション・モデルを ダウンロード します。

    2. 以下のディレクトリ内の同じ名前のファイルを 置き換えます 。

          \eda\sim_lib\cadence\

    この問題は、Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

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