詳細
このエラーは、Quartus® II ソフトウェア・バージョン 10.0、10.0 SP1、10.1、および 10.1 SP1 のStratix® V デバイスデザインで、ALTLVDS_TXまたはALTLVDS_RXメガ機能を使用する場合に表示される場合があります。
このエラーは、デザインを配置するのに十分な fPLL リソースがある場合でも発生することがあります。 インテル® Quartus® II フィッターの問題により、デザインリソースを正常に配置できなくなります。
解決方法
この問題は、クロック入力ピン、ALTLVDS_TXトランスミッター、およびALTLVDS_RXレシーバーにピン位置を割り当てることで回避できます。 特定のピン位置の割り当てや、「EDGE_TOP」や「EDGE_BOTTOM」などの一般的なロケーション割り当てを行うことができます。 クロック入力、トランスミッター、およびレシーバーにロケーション・アサインメントを行うと、選択したデバイスで必要なリソースが利用可能な場合、デザインを適合させることができます。
これは、インテル® Quartus® II ソフトウェアのバージョン 11.0 で修正されています。