記事 ID: 000079452 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

PCI Express (PIPE) 用 PHY IP コアの SDC タイミング制約が正しくありません

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    PHY IP にリストされている Synopsys Design Constraints (SDC) Altera・トランシーバーの PCI Express (PIPE) コア PHY IP コア・ユーザーガイド が正しくありません。適切な制約 は以下の通りです。

    #analyzing at 250 MHz create_generated_clock -name clk_g3 -source [get_ports {pll_refclk}] divide_by 2 -multiply_by 5 -duty_cycle 50 -phase 0 -offset 0[get_nets {*pipe_nr_inst|transceiver_core|inst_sv_xcvr_native|inst_sv_pcs|ch[*]. inst_sv_pcs_ch|inst_sv_hssi_tx_pld_pcs_interface|pld8gtxclkout}] -add #analyzing at 62.5MHz create_generated_clock -name clk_g1 -source [get_ports {pll_refclk}] -divide_by 8 -multiply_by 5 -duty_cycle 50 -phase 0 -offset 0 [get_nets {*pipe_nr_inst|transceiver_core|inst_sv_xcvr_native|inst_sv_pcs|ch[*]. inst_sv_pcs_ch|inst_sv_hssi_tx_pld_pcs_interface|pld8gtxclkout}] -add #creating false paths between these clock groups set_clock_groups -asynchronous -group [get_clocks clk_g3] set_clock_groups -asynchronous -group [get_clocks clk_g1] set_clock_groups -asynchronous -group [get_clocks *pipe_nr_inst|transceiver_core|inst_sv_xcvr_native|inst_sv_pcs|ch[*]. inst_sv_pcs_ch|inst_sv_hssi_8g_tx_pcs|wys|clkout]
    解決方法

    PCI Express の PHY IP コアに対するこれらのタイミング制約 は、Altera・トランシーバーのバージョン 13.0 SP1 に含まれています。 PHY IP コア・ユーザーガイド

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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