記事 ID: 000079428 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

シリアル・シミュレーションで PCIe Chaining DMA デザインを実行する際に、リセット中に予期しないエラーが発生するのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

テストベンチのバグにより、モニターファイル altpcietb_pipe_xtx2yrx.v はリセット中に誤ったエラーを生成します。

     
これらのチェックは外部 PIPE モードのみを対象としているため、デザインがシリアルモードで実行されている場合は無効にする必要があります。

以下はエラー・メッセージの一部です。

# ERROR: 196 ns TxElecIdle がリセット時にアサーティブされない、レーン: 0、MAC: EP
# ERROR: リセット中にパワーダウンが 196ns パワーダウンしない P1、レーン: 0、MAC: EP

これらのエラーを抑制するには、次の手順を実行する必要があります。

1. オープン/ _examples/common/testbench/altpcietb_pipe_xtx2yrx.v および goto ライン 189
2. (pipe_mode == 1'b1) 用語を元の条件に限定するか、新しいコードに置き換える。

元の RTL Verilog コード:
if ((resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1))

新しい RTL Verilog コード:
if ((resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1) & (pipe_mode == 1'b1))

この問題は今後のインテル® Quartus® ソフトウェアのバージョンで修正される予定です。® II ソフトウェア。

関連製品

本記事の適用対象: 4 製品

Stratix® IV GT FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Cyclone® IV GX FPGA

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