クリティカルな問題
詳細
The Stratix V PCI Express 向けハード IP ユーザーガイド と Transceiver Alteraのリコンフィグレーション・コントローラー IP コア の章 トランシーバー PHY IP コア・ユーザーガイド には、以下を含める必要があります。 PCI Express* 向けStratix V ハード IP を含むデザインの制約 CvP が有効になっている場合の IP コア。デザインに次のコンポーネントが含まれている場合:
- CvP 対応 PCI Express のStratix V ハード IP 有効
- 同じトランシーバー・リコンフィグレーションに追加のトランシーバー PHY が接続されている場合 コント ローラー
次に、呼び出される PLL リファレンス・クロックを接続する必要があります。 refclk
信号への PCI Express IP コアのStratix V ハード IP mgmt_clk_clk
トランシーバー・リコンフィグレーション・コントローラーの数と、その他の
トランシーバー PHY。さらに、デザインに複数のコンポーネントが含まれている場合は、
1 個のトランシーバー・リコンフィグレーション・コントローラーを同一側に接続し、
FPGA、全員が信号を共有する必要があります mgmt_clk_clk 。
解決方法
回避策は必要ありません。この制約について説明します。 将来のバージョンのStratix V PCI Express 向けハード IP ユーザーガイドと Transceiver Alteraのリコンフィグレーション・コントローラー IP コアの章 トランシーバー PHY IP コア・ユーザーガイド