記事 ID: 000079398 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

不正なバーチャル JTAG 機能シミュレーション結果が表示されるのはなぜですか?

環境

  • シミュレーション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® II ソフトウェア・バージョン 6.0 で命令レジスター (IR) の幅を 3 ビット以下に指定した場合、sld_virtual_jtagメガファンクション・モデルでは、機能シミュレーション中に不正な結果が生じる場合があります。 ただし、このデザインはデバイスで正しく合成および動作します。

    この問題は 、インテル® Quartus® II ソフトウェア・バージョン 6.0 SP1で修正されています。

    Quartus® II ソフトウェア・バージョン 6.0 でこの問題を回避するには、機能シミュレーションで IR 幅を 3 より大きい値に設定します。機能シミュレーションが完了したら、通常のコンパイルに必要な数値に値を設定できます。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Cyclone® FPGA

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