記事 ID: 000079368 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Time Optimizer タイミング・アナライザーが、PLL リコンフィグレーションを使用してStratix III およびStratix IV デザインの信号フェーズステップのセットアップおよびホールド・タイミングを報告しないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PLL リコンフィグレーションを使用したStratix® III およびStratix IV デザインの場合、Time Optimizer タイミング・アナライザー phasestep はこの信号のタイミングが重要ではないので、信号のセットアップ値またはホールド値を報告しません。

    「Stratix III デバイス・ハンドブック」の章「クロック・ネットワークと PLL」のStratix III デバイス(PDF)、および「Stratix IV デバイス・ハンドブック」の「クロック・ネットワークと PLL」のStratix IV デバイス(PDF) は、すべての PLL リコンフィグレーション信号が同期しており scanclk 、すべての信号がセットアップおよび保持に関連して設定および保持されていることを示しています scanclk 。ただし、信号を phasestep 複数サイクル保持 scanclk し、信号が低くなって初めてディサーティビトする必要があります phasedone 。正しい使用方法 phasestep については、アプリケーション・ノート 454: Stratix III およびStratix IV デバイスでの PLL リコンフィグレーションの実装(PDF)にも記載されています。この方法で信号を使用するため、セットアップおよびホールド解析は必要ありません phasestep 。

    解決方法

    デバイス・ハンドブックは、PLL リコンフィグレーション信号のタイミング要件を明確にするために更新される予定です。

    関連製品

    本記事の適用対象: 4 製品

    Stratix® IV E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® III FPGA

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