詳細
クロック信号が書き込み操作 (wren=1) を実行する際に常に最小パルス幅仕様 (クロックハイタイムおよびクロックロータイム) を満たしていない場合、新しいデータがStratix® IV デバイスのメモリーブロックに正しく書き込まれていない可能性があります。 この仕様に違反するクロック信号は、以下のモードで予期しないメモリー動作を引き起こす可能性があります。
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M144K
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True-Dual-Port、リード ・プリライト
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シンプル・デュアルポート、リード・プリライト
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M9K
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True-Dual-Port、リード ・プリライト
次のいずれかの条件が満たされた場合、[読み取り - 書き込み前] モードが選択されます。
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同じポート読み取り - 書き込み中パラメーターが「NEW_DATA_WITH_NBE_READ」またはに設定されている
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同じポート読み取り - 書き込み中パラメーターが「OLD_DATA」またはに設定されている
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混合ポート読み取り - 書き込み時パラメーターが「OLD_DATA」に設定されている
アプリケーションでクロック・シグナル・インテグリティーを保証できない場合は、次のいずれかのオプションを実行できます。
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クロックが不安定な場合 (電源投入時や外部クロックソースのコンフィグレーション時など) に書き込み動作 (wren=0) を無効にします。
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オンチップ PLL をメモリーブロックの入力クロックソースとして使用
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クロックが安定した場合に 500μs 以上のDEV_CLRnをアサーシングすることで、チップ全体のグローバル・リセットを実行
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高速書き込みモードを使用します。このモードは、同じポート read-during-write パラメーターが 「NEW_DATA_NO_NBE_READ」に設定され、混合ポート read-during-write パラメーターが「DONT_CARE」に設定されている場合に選択されます。