記事 ID: 000079342 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

インテル® Quartus® II フィッターが、STRATIX GX デバイスで PLL 生成クロック 67.5MHz を使用した場合のエラーを報告

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® II フィッターが PLL 生成を使用するとエラーを報告 SDI-SD MegaCore ターゲットの 67.5MHz 周波数のクロック入力 GX デバイスをStratixします。

    解決方法

    PLL が動作するように入力クロックを 29.7MHz 周波数に設定 出力クロック周波数を 74.25MHz まで生成します。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® GX FPGA

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