記事 ID: 000079313 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/05/15

afi_half_clk信号が UniPHY ベースのメモリー・コントローラーに制約されないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 12.1 以降の問題により、UniPHY ベースのメモリー・コントローラーには SDC 制約が存在せず、afi_half_clk・クロック・ドメインの誤ったタイミング分析につながるafi_half_clkクロックを適切に制約します。

     

     

    解決方法

    デザインがafi_half_clk信号を使用していない場合、変更を加える必要はありません。

    デザインがafi_half_clk信号を使用している場合、afi_half_clockのcreate_generated_clock割り当てをトップレベルの SDC ファイルに追加します。

     

    トップレベル SDC ファイルが存在しない場合は、ファイルを作成してプロジェクト ファイルリストに追加します。

    この問題は、インテル® Quartus® Prime エディション・ソフトウェア・バージョン 13.1 で修正されました。

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