記事 ID: 000079298 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Verilog HDL が選択されている場合でも、FIR コンパイラー II が VHDL ファイルを生成するのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

FIR コンパイラー II は現在、VHDL と Verilog の両方を含むソースファイルを生成しています。MegaWizard で Verilog HDL を選択すると™ FIR コンパイラー II バリエーションのトップレベルのラッパーのみが変更されます。

 

シングル・ラナジュラネージ・シミュレーターを使用したシミュレーション・エラーは 、MegaCore IP リリースノートおよびエラッタでもカバーされています。

 

この問題は今後のバージョンのソフトウェアで修正される予定です。

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