記事 ID: 000079283 コンテンツタイプ: Product Information & Documentation 最終改訂日: 2021/08/28

HPS SPI マスター SS 信号をトランザクション期間全体にわたって低く維持するにはどうすればよいですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    SPI スレーブによっては、SPI トランザクション期間中に SS ラインを低く保持するために SPI マスターが必要となる場合があります。HPS SPI マスターは、以下の回避策を使用して、その方法で機能するように構成できます。

    解決方法

    http://www.altera.com/literature/hb/cyclone-v/hps.htmlの HPS アドレスマップを参照して、spim0->ctrlr0->scph [bit 6] を 1 に設定します。

    関連製品

    本記事の適用対象: 5 製品

    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。