記事 ID: 000079280 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

インテル® Quartus® II ソフトウェア・バージョン 2.2 SP1 以前では、Cyclone® PLL またはStratix / Stratix® GX 高速 PLL に不正な負の位相シフト遅延が実装されているのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 インテル® Quartus® II ソフトウェア・バージョン 2.2 SP1 以前を使用してコンフィグレーション・ファイルを生成する場合、負のフェーズ遅延が正しく実装されていない可能性があります。

回避策として、デバイスの電源が入った後で PLL イネーブルピンを切り替えることができます。これにより PLL がクリアされ、適切なフェーズ遅延が強制されます。PLL が再ロックされると、すべての設定で正しい遅延が発生します。

これはインテル® Quartus® II ソフトウェア・バージョン 2.2 SP2 で修正されました。

関連製品

本記事の適用対象: 2 製品

インテル® Cyclone® FPGA
Stratix® FPGAs

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。