記事 ID: 000079262 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Stratix V アドバンスト・システム開発キットが L0 にリンクできないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 .pinおよび Quartus® II Settings File(.qsf)ファイルが提供されている回路図のエラーにより、PCI Express® リファレンス・クロックは正しいピンに割り当てられません。このエラーにより、リンクが L0 およびデバイスの列挙に到達できなくなります。
解決方法 不正な AH39/AH40 ではなく、refclk ピンの割り当てを AK38/AK39 に変更してください。デバイスは L0 までリンクし、正しく列挙します。

関連製品

本記事の適用対象: 1 製品

Stratix® V GX FPGA

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