記事 ID: 000079260 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/29

フル・ファブリック構成が終了する前に自律型 PCIe HIP が L0 状態に入った場合、どうすればいいですか?

環境

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    自律型 PCI® Express Hard IP は、フル・FPGA・ファブリックがロードされる前に LTSSM L0 状態に達することができます。

    SignalTap™ II (パワーアップトリガー付き) を使用して、PCIe IP コアの LTSSM 状態を確認します。このパワーアップトリガーは、ファブリック構成全体が完了した瞬間にハード IP LTSSM の状態を示します。そのため、以前のすべての LTSSM 状態は、ファブリック構成が完了する前に到達している必要があります。

    パワーアップトリガーを備えた SignalTap II の詳細については、次のドキュメントを参照してください。

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