クリティカルな問題
詳細
この問題は、DDR2、DDR3、および LPDDR2 SDRAM コントローラーに影響を与えています。 UniPHY を使用。
Arria V GX/GT/SoC における DDR2、DDR3、および LPDDR2 ソフト・インターフェイス または V および SoC デバイスCycloneタイミングの達成に問題が生じる場合があります 一定の最大周波数でクロージャーを行います。
特に、この問題は以下のソフト・インターフェイスに影響を与えます。 次の構成:
- Arria V 四半期レート DDR3 (600 MHz 以上)
- Arria V ハーフレート LPDDR2 (300 MHz 以上)
- Cyclone V ハーフレート DDR3 (300 MHz)
- Cyclone V ハーフレート DDR2 (300 MHz)
解決方法
この問題の回避策は、 以下に説明するように、構成に適したソリューションを提供します。
DDR3、DDR3L および LPDDR2 SDRAM EMIF 仕様 Arria V GX/GT/SoC デバイス向けアップデート
- Arria V GX/GT/SoCの場合、 -I3 スピードグレード・デバイスと DDR3 SDRAM コンポーネントとのインターフェイス 1 チップセレクト (667 MHz のソフト・メモリー・コントローラーを使用): DDR3 SDRAM コンポーネントを 1066 MHz DDR3 SDRAM コンポーネントにアップグレードして、 指定された最大周波数を達成します。
- Arria V GX/GT/SoCの場合、-I3 速度 1 チップを備えた DDR3L SDRAM コンポーネントによるグレード・デバイス・インターフェイス ソフト・メモリー・コントローラーを使用して選択します。 最大周波数は 600MHz にダウングレードされます。
- Arria V GX/GT/SoCの場合、-C4 速度 1 チップを備えた DDR3 SDRAM コンポーネントを使用したグレード・デバイス・インターフェイス ソフト・メモリー・コントローラーを使用して選択します。 デザインのトータル・インターフェイスで最大周波数を 600 MHz にダウングレード デザインの 64 ビット以上および 633 MHz の幅 (インターフェイス全体の幅) 64 ビット未満。DDR3 SDRAM コンポーネントを 1066 MHz DDR3 SDRAM にアップグレード コンポーネントが指定の最大周波数を達成します。
- Arria V GX/GT/SoCの場合、-C4 速度 1 チップを備えた DDR3L SDRAM コンポーネントによるグレード・デバイス・インターフェイス ソフト・メモリー・コントローラーを使用して選択します。 最大周波数は 600 MHz にダウングレードされます。
- Arria V GX/GT/SoCの場合、-C5 速度 1 チップを備えた DDR3L SDRAM コンポーネントによるグレード・デバイス・インターフェイス 533 MHz のソフト・メモリー・コントローラーを使用して選択: DDR3L SDRAM コンポーネントを 800 MHz DDR3 SDRAM コンポーネントにアップグレードして、 指定された最大周波数を達成します。
- Arria V GX/GT/SoC、-C5 および I5 向け LPDDR2 SDRAM コンポーネントを使用したスピードグレード・デバイス・インターフェイス 1 チップセレクト (333 MHz のソフト・メモリー・コントローラーを使用): LPDDR2 SDRAM コンポーネントを 400 MHz DDR3 SDRAM コンポーネントにアップグレードする を選択して、指定の最大周波数を達成します。
- Arria V GX/GT/SoCの場合、-C6 速度 1 チップを備えた LPDDR2 SDRAM コンポーネントとのグレード・デバイス・インターフェイス 300 MHz のソフト・メモリー・コントローラーを使用して選択します。 LPDDR2 SDRAM コンポーネントを 400 MHz DDR3 SDRAM コンポーネントにアップグレードする を選択して、指定の最大周波数を達成します。
影響を受けるその他の構成の対象となりません。 このスペック・アップデートでは、タイミング・エラーが発生した場合は、 複数のシードを使用し、追加の合成とフィッター最適化を使用した IP 有効。
この問題は修正されません。
最大周波数仕様のソリューションは、 外部メモリー・インターフェイス・スペック・エスティメーターで更新されます。