記事 ID: 000079176 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

LL 40-100GbE IP コアのハードウェア・デザイン例には、新しい SDC ファイルが必要です

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

LL 40-100GbE IP コアのハードウェア・デザイン例では、タイミングに失敗します。問題は次のされています。 SDC ファイルとクロック名の不一致が原因です。

解決方法

ハードウェア・デザイン例を正しく実行するには、次の製品を交換する必要があります。 SDC ファイルの内容: /hardware_test_design/共通/common_timing_a10.sdc 次のテキスト:

derive_pll_clocks -create_base_clock derive_clock_uncertainty set_false_path -from [get_keepers {cpu_resetn}] set RX_CORE_CLK [get_clocks *|phy*|*rxp|*rx_pll*rx_core_clk*] set TX_CORE_CLK [get_clocks *|phy*|*txp|*tx_pll*tx_core_clk] set clk100 [get_clocks *|iopll*|clk100] set_clock_groups -asynchronous -group -group -group

この問題は、将来のバージョンの Low Latency 40 および 100-Gbps で修正される予定です。 イーサネット MAC および PHY IP コア。

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

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