Quartus® II ソフトウェア・バージョン 11.1 SP2 以前では、PMA Direct 送信インターフェイスのタイミングモデルが正しくない場合、IV デバイスを対象としたデザインのビット・エラー・レート (BER) が増加するなどのハードウェア・エラー Stratix®が発生する可能性があります。特に、これらの不正なモデルは、影響を受けるタイミングパス、特に高い温度および低いコア電圧において、タイミングマージンが低いデザインに影響を与えます。
この問題は、トランスミッターのベーシック (PMA Direct) モードで ALTGX メガファンクション・トランシーバーを使用するデザインにのみ影響します。このモードでは、ハード PCS ロジックと位相補償 FIFO を使用するのではなく、送信側でコアから PMA への直接レジスター転送を使用します。
Quartus® II ソフトウェア・バージョン 12.0 以降、pmA Direct トランシーバー・インターフェイスの遅延モデルを更新するために、Stratix IV タイミング・モデルが変更されました。お使いのデザインで以前のバージョンの Quartus® II ソフトウェアを使用している場合は、バージョン 12.0 以降にアップグレードするか、以下に詳細に説明するように、デザインが更新されたタイミング・モデルに一致するように制約を加える必要があります。
インテル® Quartus® II ソフトウェア・バージョン 12.0 では、PVT の全範囲で正しい動作を実現するために、core-to-PMA タイミングパスに次の遅延量を追加します。
- Stratix IV 530 および 360 密度範囲で 550ps 遅延
- Stratix IV 230 および 110 集積範囲で 350ps 遅延
修正されたタイミングモデルを使用するには、Quartus® II ソフトウェア・バージョン 12.0 以降でタイミング解析を実行します。PMA Direct タイミングは、すべてのタイミング・コーナーで正しくモデリングされます。新しいモデルでは、タイミング・クロージャーがより困難になる可能性があることに注意してください。
デザインを Quartus® II ソフトウェア・バージョン 12.0 に移行できない場合は、クロック不確定性制約を追加してタイミングモデルの変更を表します。 PMA Direct Timing Evaluation Script をダウンロードして実行し、必要な制約を指定します。このスクリプトは影響を受けるインターフェイスのタイミング・スラックをチェックし、バージョン 11.1 SP2 以前のバージョンでクロック不確実性制約を追加する Synopsys Design Constraints (SDC) コマンドを提供します。
PMA Direct Timing Evaluation Script を実行するには、デザインをコンパイルした後、コマンドラインから次のコマンドを使用します。
quartus_sta –t stratixiv_pma_direct_timing_evaluation.tcl –project
PMA Direct インターフェイスのタイミング性能は、デバイスのコア電圧の影響を受けます。最小電圧制御が良好で、かつ / または高いコア電圧で動作している場合は、Quartus® II タイミングモデルの最悪の数値よりも優れたパフォーマンスを実現できます。このスクリプトには、高い VCC コア電圧に基づいてタイミングモデルをプロレートするオプションが用意されています。タイミング・パフォーマンスが向上します。
評価の高いタイミングモデル情報を使用するには、次のスクリプトオプションを追加します。
-core_voltage
Stratix IV GX デバイスでは、0.90 または 0.92 V で評価データを利用できます。IV GT デバイスStratix場合、通常の层曲コア電圧 0.95 を入力すると、Quartus® II タイミング・モデルに含まれていない利用可能な評価データを取得できます。PMA ダイレクト・タイミング評価スクリプトを使用すると、インテル® Quartus® II のどのバージョンでも評価に関する制約を提供できます。
タイミングを満たす課題に対処するには、TX コア・レジスターの配置を最適化するために配置制約を行う必要がある場合があります。配置制約の作成の詳細については、以下の関連ソリューションを参照してください。