記事 ID: 000079139 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

サードパーティー製の PCI Express BFM で TX EIOS to Electrical Idle (TTX-IDLE-SET-TO-IDLE) タイミング違反のエラーが報告されるのはなぜですか?

環境

  • PCI Express*
  • シミュレーション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCI Express* 向けAltera® ハード IP をサードパーティー製 BMM でエンドポイントとしてシミュレーションする場合®EIOS の送信からエレクトリカル・アイドル時までの間にシミュレーション・エラーが報告されることがあります。

    この場合の Denali BFM エラーの例を以下に示します。

    *Denali* エラー: @42853200 ps:: 検出[cfg_0_0] (TX) [] PL_TTX_IDLE_SET_TO_IDLE [PCISIG]。 [port_0]。TX: トランスミッターが TTX-IDLE-SET-TO-IDLE (20 Gen1-UI) を超過。

    この問題はシミュレーションのみに影響を与え、ハードウェアには影響しません。

    根本原因は、トランスシーバ・シミュレーション・モデルのアナログ PMA タイミングに誤りがあるためです。

    解決方法

    ファイルaltera_xcvr_fpll_a10.svを変更して、以下のようにタイムスケールを追加します。

    ifdef ALTERA_RESERVED_QIS_ES

    .pipe12_elec_idle_delay_val   (3\'b100)

    Endif

     

    3. シミュレーションを保存して再コンパイルする

    関連製品

    本記事の適用対象: 3 製品

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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