詳細
Cyclone® V またはArria® V SoC FPGAでは、RGMII 送信タイミング・パラメーター Td (TXD/TX_CTL出力データ遅延にTX_CLK) が -0.85 ~ 0.15 ns と指定されており、業界標準の仕様を超えています。ギガビット・メディア・インディペンデント・インターフェイスの仕様 (バージョン 2.0) では、Td に同じ定義を持つ TskewT (データからクロック出力スキューまで) は-500ps ~ 500ps として定義されます。このタイミング違反は、HPS EMAC RGMII インターフェイスと一部のベンダーの PHY 間の相互接続の問題につながります。
解決方法
入力タイミングを調整できる PHY を選択することをお勧めします。例えば、Realtek\s RTL8212 シリアル PHY を選択すると、TXDLY / RXDLY ピンを提供して、入力 / 出力クロック遅延を調整します。Micrel\s KSZ9021 シリアル PHY を選択すると、RGMII パッド・スキュー・レジスターを提供して 0.12ns のステップで信号のスキューを調整します。どちらも信号に遅延を追加して出力スキューを補償するため、カスタマー・ボードのタイミング・エラーを解消できます。
タイミングを調整できない状態でこれらの PHY を選択する場合、RGMII インターフェイスに追加の接着剤ロジックを適用したり、外部 HPS EMAC RGMII 信号をFPGA側に配線したり、HPS EMAC GMII を内部でブリッジしてFPGAする必要があります。