記事 ID: 000079112 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Qsys (ベータ) は、すべてのレガシー SOPC Builder PLL コンポーネントをサポートしていません。

環境

    インテル® Quartus® II サブスクリプション・エディション
    PLL 数
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Qsys はレガシー SOPC Builder PLL コンポーネントをサポートしていません。 入力周波数 50 MHz 以外のデザインの生成 入力周波数が 50 に設定されていないレガシー PLL を含む MHz は以下のようなエラーでエラーが発生します。

Error: altera_avalon_pll_khh3cm2h: CLock yyclock_inclk0 of frequency 50.000 MHz driving the PLL module conflicts with the PLL inclock of frequency 125.000 MHz.

解決方法

その他の入力周波数で PLL を設定する場合 50 MHz 未満の場合は、SOPC Builder PLL を Avalon ALTPLL に置き換えます。

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