記事 ID: 000079090 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

入力パスと出力パスに配線配線の遅延が大きく追加され、タイミング違反が生じるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 Quartus® II ソフトウェア・バージョン 12.0 および 12.0 SP1 の問題により、PLL 補正がフィッターで正しくモデリングされていない可能性があります。これにより、入力パスや出力パスなどのクロックドメインをまたぐパスに配線配線遅延が大幅に追加される場合があります。この問題は、Stratix® V、Arria® V、Cyclone® V デバイスを対象としたデザインに影響します。
    解決方法

    この問題は、Quartus® II ソフトウェア・バージョン 12.0 SP2 で修正されています。この問題を回避するには、Quartus® II ソフトウェア・バージョン 12.0 SP2 にアップグレードしてください。

    関連製品

    本記事の適用対象: 14 製品

    Cyclone® V SX SoC FPGA
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