Serial RapidIO® IP を含む Qsys システムを生成すると、Qsys は IP の(.tcl)スクリプトと Synopsys Design Constraint(.sdc)ファイルを生成します。
Qsys システムに Serial RapidIO IP が複数存在する場合 、.sdc ファイルは正しく動作しません。 問題は、create_generated_clockステートメントが複数のクロックと一致し、エラーが発生することです。 これらの制約は、Time 2010 /02/20019 の Time 2000 タイミング・アナライザー内の「無視された制約」レポート™表示されます。
この問題を回避するには、Serial RapidIO IP の各インスタンスに対して create_generated_clock ステートメントのコピーを作成し、固有のクロック名を変更し、インスタンス名が含まれるようソースとターゲットのフィルターを変更します。
例えば、以下を変更してください。create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3 -source [get_nets *rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]
次の方法で行ってください。create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3_myinst -source [get_nets *my_inst*rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *my_inst*rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]
この問題は、今後の Quartus® II ソフトウェアで修正される予定です。