記事 ID: 000079080 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

コンパイルの結果、Stratix V EDA シミュレーション・エラーが発生する可能性があります

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Stratixを対象とするデザインをコンパイルしようとすると V デバイスでコンパイルが失敗し、次のエラーが表示される場合があります。

    Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices.

    解決方法

    コンパイルを開始する前に、ネットリスト・ライターをオフにします。 次の手順を実行します。

    1. [課題] メニューで [設定] をクリックします。
    2. [カテゴリー ] リストで、[EDA] の [シミュレーション] を選択します。 ツール設定.
    3. [ツール名] ボックスで [を選択します。

    ネイティブリンク RTL シミュレーションを実行するには、コンパイル後に が完了したら、ツール名で EDA ツール を選択します。 EDA 設定 ダイアログボックスのボックスに表示されます。.

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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