Arria V イーサネット MAC デザイン例における 10GBASE-R PHY IP コアのホールドタイム違反

10GBASE-R PHY IP コアは、 V イーサネット MAC サンプルデザインArria。このタイミング違反が生じます。 高速モデルの場合。

回避策は、次の Synopsys デザイン制約を追加することです。 (SDC) をデザインに適用する:

{ $::Time彼方Info (nameof分utable) == "quartus_fit"} の場合 { set_min_delay -to {altera_eth_10g_mac_base_r_av:SUT|altera_eth_10g_mac_base_r_av_eth_10g_design_example_0:eth_10g_design_example_0|altera_xcvr_10gbaser:altera_10gbaser|av_xcvr_10gbaser_nr:av_xcvr_10gbaser_nr_inst|av_xcvr_10gbaser_native:ch[0].av_xcvr_10gbaser_native_inst|alt_10gbaser_pcs:av_10gbaser_soft_pcs_inst|altera_10gbaser_phy_pcs_10g_top:pcs_10g_top_0|altera_10gbaser_phy_pcs_10g:pcs_10g_0|altera_10gbaser_phy_tx_top:tx_top|altera_10gbaser_phy_clockcomp:tx_altera_10gbaser_phy_clockcomp|altera_10gbaser_phy_async_fifo_fpga:altera_10gbaser_phy_async_fifo_fpga|dcfifo:dcfifo_componenet*fifo_ram*} 1.0 set_min_delay -{altera_eth_10g_mac_base_r_av:SUT|altera_eth_10g_mac_base_r_av_eth_10g_design_example_0:eth_10g_design_example_0|altera_xcvr_10gbaser:altera_10gbaser|av_xcvr_10gbaser_nr:av_xcvr_10gbaser_nr_inst|av_xcvr_10gbaser_native:ch[0].av_xcvr_10gbaser_native_inst|alt_10gbaser_pcsから:av_10gbaser_soft_pcs_inst|altera_10gbaser_phy_pcs_10g_top:pcs_10g_top_0|altera_10gbaser_phy_pcs_10g:pcs_10g_0|altera_10gbaser_phy_tx_top:tx_top|altera_10gbaser_phy_clockcomp:tx_altera_10gbaser_phy_clockcomp|altera_10gbaser_phy_async_fifo_fpga:altera_10gbaser_phy_async_fifo_fpga|dcfifo:dcfifo_componenet*fifo_ram*} 1.0 }

また、10GBASE-R PHY IP でこの回避策を使用することもできます。 core を参照して、SDC のパスにある次のテキスト「altera_eth_10g_mac_base_r_av」を削除します。