記事 ID: 000079015 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

RLDRAM II Megacore を使用する際に、次の警告メッセージが表示されるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

RLDRAM II Megacore を使用する際に、次の警告メッセージが表示されるのはなぜですか?

警告: Atom"top_controller_wrapper:top_controller|top_controller_auk_rldramii_datapath:rldramii_io|top_controller_auk_rldramii_dqs_group:auk_rldramii_dqs_group_0|dqs_io~regout" にはポート REGOUT があり、DDIO 入力モードと双方向モードで接続する必要があります。

警告: Atom"top_controller_wrapper:top_controller|top_controller_auk_rldramii_datapath:rldramii_io|top_controller_auk_rldramii_qvld_group:auk_rldramii_qvld_group_0|qvld_capture~regout" にはポート REGOUT があり、DDIO 入力モードと双方向モードで接続する必要があります。

警告: DQS I/O ピン「top_rldramii_qk[0]が供給する DQ I/O ピンの出力イネーブルは異なります。同じ DQS I/O ピンから供給されたすべての DQ I/O ピンは、同じ出力イネーブル signalInfo: I/O ピン

 

RLDRAM II メガコアは、Stratix® II IO WYSIWYGs を使用して DDIO 機能を作成します。Stratix II IO WYSIWYG は、DQ ピン、DQS 遅延エレメント、QVLD キャプチャーの生成に使用されます。これらの警告は、一部の IO WYSIWYGs ポートが接続されていないことをユーザーに通知することを意味します。これは、IO WYSIWYG が設計上使用されており、安全に無視できるモードのためです。

上記の 3 番目の警告に記載されている情報メッセージも設計上記載されています。QVLD は、DQs のキャプチャーに使用されるのと同じ遅延 DQS 信号を使用してキャプチャーされるため® II ソフトウェアは QVLD を DQ ピンと同じピンタイプと見なします。QVLD はデバイスへの入力であるため、出力イネーブルは永続的に低く結び付けられます。ただし、DQ OE は常に切り替えます。Quartus® II は、QVLD がデータピンであると考える場合、QVLD OE を切り替える必要があると述べています。これは安全に無視できます。

関連製品

本記事の適用対象: 1 製品

Stratix® II FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。