記事 ID: 000078950 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V デバイスをターゲットとする VHDL デザインは、ModelSim*-Altera スタータ開発ソフトウェア・エディションのバージョン 6.6c および 6.6d ではシミュレートできません。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • シミュレーション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    ModelSim*-Altera スタータ開発ソフトウェア・エディションの問題のため バージョン 6.6c および 6.6d、Stratix V デバイスを対象とした VHDL デザイン シミュレーションできません。この問題は ModelSim*-Altera には影響しません。 エディション・ソフトウェア。この問題により、同様のエラーが表示される場合があります。 を以下に示します。

    # ALTERA version supports only a single HDL # ** Fatal: (vsim-3512) Instantiation of "stratixv_ds_coef_sel" failed. Unable to check out Verilog simulation license.

    解決方法

    Verilog HDL を使用したデザインのシミュレートまたは ModelSim*-Altera エディション・ソフトウェア・バージョン 6.6d

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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