記事 ID: 000078930 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/29

PCIe デザインで 2 つの異なる PLL から fixedclk とreconfig_clkが生成された場合、offset_cancellation_resetポートを制御する方法を教えてください。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PLL1 および PLL2 と呼ばれる 2 つの PLL と sysclk というピン名のフリー・ランニング・クロック・ソースがある場合。

    PLL1 が sysclk を使用して 50MHz のreconfig_clkを引き出し、reconfig_clk後にpll1_locked信号をアサートする場合。
    PLL2 が sysclk を使用して 125MHz fixedclk を生成し、fixedclk が有効な後pll2_lockedシグナルを表明する場合。

    PCIe コアの場合、これらのクロックが両方とも安定するまで、リコンフィグレーション・ブロックをリセット状態にする必要があります。したがって、pll1_lockedとpll2_lockedの両方が主張されるまで、入力offset_cancellation_resetを設定する必要があります。したがって、offset_cancellationはpll1_lockedとpll2_lockedの反転です。

    Verilog のロジックは次のようになります。
    offset_cancellation_resetを割り当てる = !(pll1_locked &pll2_locked);

    リコンフィグレーション・ブロックがリセットから外れると、offset_cancellationプロセスが開始してトランシーバーの RX 側をセットアップし、「BUSY」フラグを主張します。この手順が完了すると、リコンフィグレーション・ブロック・コントローラーは BUSY フラグを分離します。

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