記事 ID: 000078919 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/08/06

低レイテンシー 40 および 100Gbps イーサネット MAC および PHY を使用する場合、パケットの開始とパケット信号の終了の両方が同じクロックサイクルでアサートされる可能性がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。断片化されたフレームまたは短いフレームを受信すると、低レイテンシー 40 および 100Gbps イーサネット MAC および PHY インテル® FPGA IPは、同じクロックサイクルのパケット (l<n>_rx_startofpacket/dout_sop) とパケット終了 (l<n>_rx_endofpacket/dout_eop) 信号の両方をアサートできます。

解決方法

N/a

関連製品

本記事の適用対象: 6 製品

インテル® Arria® 10 GT FPGA
インテル® Arria® 10 GX FPGA
インテル® Arria® 10 SX SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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