記事 ID: 000078899 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Arria 10 SoC デザインのFPGA IP にアクセスする際にエラーが発生する原因

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

SoC EDS バージョン 15.1.2 以前のArria® 10 U-Boot ブートローダーでは、noC タイムアウトが生じ、reset_assert_all_bridges機能で誤って有効になっています。このタイムアウトは、FPGAの IP の応答が遅い場合に達し、アクセスエラーが発生する可能性があります。

解決方法

この問題は、次のリリースの SOC EDS で修正される予定です。以前のリリースでこの問題に対処できるパッチがあります :https://github.com/altera-opensource/u-boot-socfpga

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本記事の適用対象: 1 製品

インテル® Arria® 10 SX SoC FPGA

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