記事 ID: 000078826 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2013/05/24

専用カスケード・パスを使用する場合、PLL インテル® FPGA IPの refclk ポートと adjpllin ポートを接続する方法を教えてください。

環境

    インテル® Quartus® II サブスクリプション・エディション
    Avalon ALTPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PLL インテル® FPGA IPが Cascade ダウンストリーム PLL オプションを有効にして構成されている場合、2 つのリファレンス・クロック入力 (refclk と adjpllin) があります。

 

解決方法

アップストリームの「Cascade out」信号を adjpllin 入力ポートに接続する必要があり、 refclk 入力を未接続のままにできます。

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本記事の適用対象: 15 製品

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