記事 ID: 000078811 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

HPS イーサネット MAC のTimestamp_controlレジスター内のスナップタイプセル・ビットの機能とは?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

tsmstrena および tsevntena ビットとともにスナップタイプセルビットが、どの PTP パケットを制御すると、表のようにスナップショットが作成されます。

snappsel (ビット [17:16]) tsmstrena (ビット 15) ts warrantena (ビット 14) PTP メッセージ
00 X 0 SYNC、Follow_Up、Delay_Req、Delay_Resp
00 0 1 同期
00 11 Delay_Req
01 X0 SYNC、Follow_Up、Delay_Req、Delay_Resp、Pdelay_Req、Pdelay_Resp、Pdelay_Resp_Follow_Up
010 1 同期、Pdelay_Req、Pdelay_Resp
01 11 Delay_Req、Pdelay_Req、Pdelay_Resp
10XX同期、Delay_Req
11XXPdelay_Req、Pdelay_Resp

関連製品

本記事の適用対象: 6 製品

インテル® Arria® 10 SX SoC FPGA
Cyclone® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。