SONET OC12 プロトコルでStratix® II GX トランシーバー・チャネルを構成する場合、専用の refclk ピンから 155.52MHz のクロック入力を備えています。Quartus® II ソフトウェアは、SONET OC12 データレート (622 Mbps) でチャネルを実行するために必要な refclk プリディバイダーをインスタンス化しません。refclk プリディバイダーがインスタンス化されていないため、SONET OC12 チャネルは 2 倍のデータレート (1244 Mbps) で動作します。
この問題は、Quartus® II ソフトウェアのバージョン 7.0、7.1、および 7.1 SP1 でのみ発生し、Quartus® II ソフトウェア・バージョン 7.2 以降で修正されています。
インテル® Quartus® II ソフトウェアのバージョン 7.0、7.1、および 7.1 SP1 では、デザインに応じて 2 つの方法でこの問題を回避できます。回避策 1 は、ダイナミック・チャネルおよび TXPLL リコンフィグレーション機能を使用するデザインです (ALT2GXB MegaWizard® プラグインのチャネルおよび TX PLL リコンフィグレーションを有効にするオプションで有効にします)。回避策 2 は、ダイナミック・チャネル・リコンフィグレーションを使用するデザイン (ALT2GXB MegaWizard プラグインの[リコンフィグレーション] ページの[代替リファレンス・クロックの使用] オプションで有効) を使用するか、ダイナミック・リコンフィグレーションを使用しないデザインです。
回避策 1 - Quartus® II ソフトウェア・バージョン 7.0、7.1、および 7.1 SP1 でダイナミック・チャネルおよび TXPLL リコンフィグレーション機能を使用するデザインの場合。
SONET OC12 プロトコル alt2gxb インスタンス用の MegaWizard 生成ラッパーファイルで enable_pll_inclk<x>_divider 、155.52MHz true クロック周波数を提供する refclk ピンに接続された対応するクロック入力のパラメーター (x は 0,1,2,3 または 4) に変更します。例えば、SONET OC12 ALT2GXB MegaWizard インスタンスのクロック入力 1 が 155.52MHz クロックを提供する refclk ピンに接続されている場合、. enable_pll_inclk1_divider trueこの変更により、Quartus® II ソフトウェアは、変更された alt2gxb インスタンスをコンパイルするときにクロック 1 入力の refclk プリディバイダーを作成できます。
enable_pll_inclk<x>_divider true 同じ 155.52MHz クロック入力に接続するすべてのインスタンスの alt2gxb MegaWizard 生成ラッパー・ファイルにパラメーターを変更します。例えば、その他の alt2gxb インスタンスの clock2 入力ポートが 155.52MHz を提供する refclk ピンに接続されている場合、 enable_pll_inclk2_divider true 対応するラッパー・ファイル内に変更します。
上記の変更を行った後で、メモリー初期化ファイル (.mif) はすべての変更されたインスタンスに対して。
デザインをシミュレートするには、alt2gxb MegaWizard プラグインを使用する代わりに、Quartus® II EDA ネットリスト・ライターを使用してトランシーバー・モデル・シミュレーション・ファイル (Verilog HDL では .vho、VHDL では .vho) を生成します。alt2gxb MegaWizard プラグインで生成された機能シミュレーション・モデルにはパラメーターが含まれていないため、EDA ネットリスト・ライターを使用する必要があります enable_pll_inclk_divider 。EDA ネットリスト・ライターは、シミュレーション・モデル・ファイル (.vo または .vho) に refclk プリディバイダーを作成します。シミュレーション・モデル・ファイルを生成するには、次の手順を実行します。
- [課題] メニューで [設定]を選択します。
- [EDA ツール設定]で [シミュレーション] を選択します。
- サードパーティー製シミュレーション ・ツールのツール名 を選択します。
- 出力ネットリストのフォーマットリストで、要件に基づいて VHDL または Verilog を選択します。
- [出力ディレクトリー ] フィールドに、.vo または .vho ファイルのディレクトリーを指定します。
- [その他の設定] をクリックして、[ 機能シミュレーション用ネットリストの生成] を [オン] のみに設定します。
- alt2gxb インスタンスとalt2gxb_reconfigインスタンスを含むデザインのトップレベル・モジュールをコンパイルします。
- 注:
reconfig_fromgxbreconfig_togxbalt2gxb と alt2gxb_reconfig インスタンスの間にポートを接続する必要があります。それ以外の場合、Quartus® II ソフトウェアはこれらのポートを削除します。生成された .vo または .vho シミュレーション・モデル・ファイルは期待通りに動作しません。
回避策 2 - ダイナミック・チャネル・リコンフィグレーションを使用するデザインまたはダイナミック・リコンフィグレーションを使用しないデザインの場合、Quartus® II ソフトウェア・バージョン 7.0、7.1、および 7.1 SP1。
デザインに次の Verilog コードを追加して、refclk プリディバイダーを追加します。refclk プリディバイダー・インスタンスの入力ポートを、155.52MHz クロック入力を提供する refclk ピンに接続します。この 155.52MHz クロック入力を使用 するすべての alt2gxb インスタンスに出力ポートを接続します。
//refclk divider Verilog code for Workaround 2
module my_refclk_div(in, out);
input in;
output out;
stratixiigx_hssi_refclk_divider my_refclk_divider (
.inclk(in),
.clkout(out));
defparam my_refclk_divider.enable_divider = "true";
defparam my_refclk_divider.divider_number = 0;
defparam my_refclk_divider.refclk_coupling_termination = "normal_100_ohm_termination";
endmodule
デザインに SONET OC12 alt2gxb インスタンスと同じ refclk ピンからの 155.52MHz クロック入力を使用する他のトランシーバー・チャネル・インスタンスがある場合は、alt2gxb MegaWizard プラグインの[全般] ページの[入力クロック周波数とは? ] を [77.76 MHz] に設定します。
この手順は、同じ 155.52MHz クロック入力を使用するチャネルが、refclk プリディバイダーをクロックパスに追加すると、77.76MHz の入力リファレンス・クロック周波数のみを受信するためです。たとえば、同じ 155.52MHz クロック入力を使用して 2488 Mbps で動作するように BASIC モードのチャネルを設定した場合、[ 入力周波数とは何ですか] を 77.76 MHz に設定します。
チャネル・リコンフィグレーション機能が有効になっている場合、メモリー初期化ファイル (.mif) はすべての変更されたインスタンスに対して。
ALT2GXB MegaWizard プラグインで生成されたシミュレーション・モデル・ファイル (.vo または .vho) を使用して、デザインをシミュレートできます。