詳細
デザインに SDC ファイルで derive_pll_clocks 指令を使用すると、UniPHY メモリー・コントローラー・デザインの DDR タイミング・レポートのレポートで大きなタイミング違反が生じることがあります。Quartus® II ソフトウェアで UniPHY SDC ファイルが呼び出される前に、derive_pll_clocks制約を含む SDC ファイルが呼び出された場合、Time Cedar は UniPHY PLL 出力クロックのクロックを作成します。これらの作成されたクロックは、UniPHY SDC ファイルで作成されたクロックと比較して異なる名前になります。そのため、Time Cedar はクロック名が競合するため、UniPHY ベースの IP を適切に分析できません。
解決方法
回避策は、プロジェクトのデザイン SDC ファイルの前に UniPHY QIP ファイルが記載されていることを確認することです。インテル® Quartus® ソフトウェアで、「Project > Project でファイルを追加 / 削除する..」を開きます。ウィンドウで UniPHY QIP ファイルを選択し、QIP ファイルがリストの上部にあるまで[上へ]ボタンをクリックします。また、QSF ファイルを変更して最初に UniPHY IP QIP ファイルを呼び出すことができます。
その他の回避策として、SDC ファイル内の derive_pll_clocks ディレクティブを削除する方法があります。
Altera® IP コアからderive_pll_clocks・ディレクティブを削除することは推奨されません。