記事 ID: 000078744 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Quartus® II ソフトウェアを使用してタイミング解析に成功した場合に、TX トランシーバー・チャネルを使用して確定的レイテンシー・モードで機能エラーが発生するのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

決定論的レイテンシー・モードで使用されるトランシーバー TX チャネルの一部のコンフィグレーションでは、Quartus® II ソフトウェアで不正なタイミング解析が行われます。このような特定の場合、タイミング・アナライザーは、pll_inclkから TX PLL を介して、および TX PCS ブロックの前のクロックパスを無視し、影響を受けるパスで不正なタイミング解析を実行します。 これらの影響を受けるパスには適切なタイミング・クロージャーが含まれているように見える場合があります。タイミング解析が不正であるため、タイミング違反の可能性をマスクします。

以下のデバイスファミリーと構成が影響を受けます。

  • STRATIX® IV GX、Stratix IV GT、Arria® II GX、HardCopy® IV GX デバイスは確定的レイテンシー・モードで PLL PFD フィードバックを有効に、バイト・シリアライザーを使用すると、インテル® Quartus® II ソフトウェアのバージョン 9.1 から 10.0 SP1 まで影響を受けます。
  • インテル® Quartus® II ソフトウェア・バージョン 10.0および 10.0sp1 を使用している場合、IV GX デバイスを決定論的レイテンシー・モードでCyclone®し、PLL PFD フィードバックを有効にすることは影響を受けます。

Altera CPRI MegaCore (PLL PFD フィードバック機能を使用していません) およびArria II GZ デバイスはこの問題の影響を受けません。

この問題は、インテル® Quartus® II ソフトウェアの今後のバージョンで修正される予定です。この問題が即時に問題を引き起こしている場合は、mySupport を使用してサービスリクエストを提出してください。

関連製品

本記事の適用対象: 5 製品

Stratix® IV GX FPGA
HardCopy™ IV GX ASIC デバイス
Cyclone® IV GX FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。