記事 ID: 000078731 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Avalon®-Memory Mapped 128 ビット PCI* Express のハード IP で、読み取り TLP リクエストから不正なデータが返されるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Avalon-MM Stratix® V PCI Express* のハード IP インテル® FPGA IP
    Avalon-MM Arria® V PCI Express* のハード IP インテル® FPGA IP
    Avalon-MM Arria® V GZ PCI Express* のハード IP インテル® FPGA IP
    Avalon-MM Cyclone® V PCI Express* のハード IP インテル® FPGA IP
    インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® II および Prime ソフトウェアのバージョン 15.0、16.0、16.1、17.0 および 17.1 の問題により、PCI* Express リンクが高度に利用され、多くのアウトオブオーダー完了が行われると、不正な読み込みデータが表示されることがあります。 この問題は PCI* Express ハード IP Avalon®-Memory Mapped 128 ビットバージョンでのみ発生します。

このような場合、受信読み込みからのデータの一部が、前の読み込みからのデータの真ん中に表示されることがあります。

解決方法

この問題は、完了バッファーのサイズが小さすぎるメモリーが原因です。

この問題を回避するには、次の手順に従ってください。

  1. 生成されたファイル・ディレクトリーで、ファイルaltpciexpav128_rx.vを参照します。
  2. localparam CB_RX_CPL_BUFFER_DEPTH =256のラインを見つけます。
  3. 線をlocalparam CB_RX_CPL_BUFFER_DEPTH =512に変更します。
  4. 線 "wire[7:0] cplram_wraddr; "wire [7:0] cplram_rdaddr;" を検索します。
  5. ワイヤー幅を 8 ビットから 9 ビットに変更します。
    1. wire [8:0] cplram_wraddr;
    2. wire [8:0] cplram_rdaddr;

検出されたバージョン: 15.0 および 16.0 ~ 17.1.1
バージョン修正: 15.1 および 18.0
この問題は、ソフトウェア・バージョン 18.0 以降修正されています。

関連製品

本記事の適用対象: 15 製品

Cyclone® V GT FPGA
Arria® V GT FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
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Stratix® V GX FPGA
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Cyclone® V SX SoC FPGA
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