記事 ID: 000078725 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Arria II GX デバイスにおける LVDS I/O の配置制限について

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェアは、Arria® II GX デバイスの LVDS ピンに対して以下の I/O 配置制限を実施しています。

1. LVDS ピンペアは、他の LVDS ピンペアと同じラボ行に配置できます。

2. シングルエンド入力ピンは、同じラボ行または LVDS ペアの隣接するラボ行に配置できます。

3. LVDS ペアのラボ行とシングルエンドの出力ピンを備えたラボ行の間には、ラボの全行間に 1 つのギャップがある必要があります。

4. これらの規則は銀行の境界を超えて実施されます。

関連製品

本記事の適用対象: 1 製品

Arria® II GX FPGA

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