記事 ID: 000078697 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Stratix V およびArria V トランシーバー・デバイスで外部シリアル・ループバックの RTL シミュレーションを実行するとビットエラーが発生する原因について

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Mentor Graphics Modelsim® 解像度と丸め問題により、Stratix® V および Arria® V トランシーバー・デバイスの外部シリアル・ループバックの RTL シミュレーションを実行するとビットエラーが発生する場合があります。

解決方法

この問題を回避するには、シミュレーションの精度を fs に設定する必要があります。

関連製品

本記事の適用対象: 7 製品

Stratix® V GX FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Stratix® V GS FPGA
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