記事 ID: 000078685 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

スキューム Q タイミング・アナライザーが、最小期間またはパルス幅制限を持つブロックを対象とするset_timing_derate割り当てで、Time Customization Deration をデザインに誤って適用する可能性がある

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Arria® Cyclone® 10 デザインの場合 set_timing_derate 、Tcl コマンドを最小期間または最小パルス幅の制限があるブロックに適用すると、スキューム Q Time Agile がデザインにタイミングデレーションを誤って適用する可能性があります。

    この問題は、インテル®Quartus® Prime 開発ソフトウェア・スタンダード・エディションおよびインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションに影響を与えています。

    解決方法

    次のオプションを使用して、Drew-Q タイミング・アナライザーを実行 force_dat します。

    • quartus_sta -force_datコマンドラインから実行します。
    • create_timing_netlist -force_datスプレクトル Q Time 2000 GUI から実行します。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Cyclone® 10 GX FPGA
    インテル® Cyclone® 10 FPGA

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