記事 ID: 000078666 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

rdclk および wrclk で aclr を同期すると、MLAB に接続する DCFIFO IP でリカバリー・タイミング違反が発生する

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

デザインで RAM ブロックタイプとして MLAB を使用し、次に 回路の追加を選択した場合 デュアルクロック FIFO (DCFIFO) IP の wr/rdclk オプションで aclr を同期 パラメーター・エディター GUI、リードクロック・ドメイン同期 aclr 信号 誤って最上位信号に接続する aclr 代わりに、 MLAB\ の信号に接続 clr します。

この問題はインテル® Quartus®® Prime 開発ソフトウェア・スタンダード・エディションに影響を与えています。 ソフトウェアおよびインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションに含まれています。

解決方法

aclr を同期する回路の追加を選択する代わりに、 WR/rdclk optioni n DCFIFO IP パラメーター・エディター GUI で、独自に作成 シンクロナイザーをリセットします。

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インテル® プログラマブル・デバイス

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