記事 ID: 000078637 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/07/04

HPS イーサネット MDC クロックの基準クロックはどれですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

HPS イーサネット・クロックの正しいリファレンス・クロックは l4_mp_clk です。

V HPS アドレスマップ、emac->gmacgrp->GMII_Address->cr には、CSR クロック範囲の選択によって周波数に応じた MDC クロックの周波数が決定l3_sp_clkと誤って記載されています。

解決方法

この問題は、HPS アドレス マップのリリース 15.1 以降で解決されています。

関連製品

本記事の適用対象: 5 製品

Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA

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